Learn to build OVM & UVM Testbenches from scratch

学习并开始使用 SystemVerilog 基于验证方法学（OVM 和 UVM）构建验证测试平台

讲师:Ramdas Mozhikunnath M

您将学到什么

• 理解 OVM 和 UVM 验证方法论的概念
• 开始编写代码并使用 UVM 或 OVM 验证方法学构建测试平台

课程要求

• 基本了解功能验证概念
• 具备 SystemVerilog 基础知识和面向对象概念的理解
• 学习的动力和在论坛上讨论问题的积极性

课程描述

验证行业正在迅速采用基于 SystemVerilog 的 UVM 方法学，用于大多数当前的 ASIC/SOC 设计，并被视为前端 VLSI 设计/验证岗位的关键技能。

本课程涵盖：

– 两种（类似）方法学 OVM 和 UVM 的基本概念

– 基于 UVM 编写和构建实际测试平台的基础知识

– 大量示例及作业（所有示例均使用 UVM）

– 测验与讨论论坛

– 实战作业，用于构建完整的 UVM 验证环境，针对最流行的 SOC 总线协议——APB 总线

本课程适合谁:

• 具备 SystemVerilog 基础知识但对 OVM/UVM 方法论不熟悉的验证工程师
• 学习 VLSI（超大规模集成电路）、数字设计或微电子学并希望在 VLSI 设计前端找到工作的学生
• 任何希望增加就业机会和技能的 VLSI 前端设计/验证工程师